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硬件描述語(yǔ)言HDL的現(xiàn)狀與發(fā)展
摘要：從數(shù)字系統(tǒng)設(shè)計(jì)的性質(zhì)出發(fā)，結(jié)合目前迅速發(fā)展的芯片系統(tǒng)，比較、研究各種硬件描述語(yǔ)言；詳細(xì)闡述各種語(yǔ)言的發(fā)展歷史、體系結(jié)構(gòu)和設(shè)計(jì)方法；探討未來(lái)硬件描述語(yǔ)言的發(fā)展趨勢(shì)，同時(shí)針對(duì)國(guó)內(nèi)EDA基礎(chǔ)薄弱的現(xiàn)狀，在硬件描述語(yǔ)言方面作了一些有益的思考。關(guān)鍵詞：ASIC硬件描述語(yǔ)言HDLVerilogHDLVHDLSystemCSuperlog芯片系統(tǒng)SoC
引言
硬件描述語(yǔ)言HDL是一種用形式化方法描述數(shù)字電路和系統(tǒng)的語(yǔ)言。利用這種語(yǔ)言，數(shù)字電路系統(tǒng)的設(shè)計(jì)可以從上層到下層（從抽象到具體）逐層描述自己的設(shè)計(jì)思想，用一系列分層次的模塊來(lái)表示極其復(fù)雜的數(shù)字系統(tǒng)。然后，利用電子設(shè)計(jì)自動(dòng)化（EDA）工具，逐層進(jìn)行仿真驗(yàn)證，再把其中需要變?yōu)閷?shí)際電路的模塊組合，經(jīng)過(guò)自動(dòng)綜合工具轉(zhuǎn)換到門(mén)級(jí)電路網(wǎng)表。接下去，再用專用集成電路ASIC或現(xiàn)場(chǎng)可編程門(mén)陣列FPGA自動(dòng)布局布線工具，把網(wǎng)表轉(zhuǎn)換為要實(shí)現(xiàn)的具體電路布線結(jié)構(gòu)。
目前，這種高層次(high-level-design)的方法已被廣泛采用。據(jù)統(tǒng)計(jì)，目前在美國(guó)硅谷約有90%以上的ASIC和FPGA采用硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)。
硬件描述語(yǔ)言HDL的發(fā)展至今已有20多年的歷史，并成功地應(yīng)用于設(shè)計(jì)的各個(gè)階段：建模、仿真、驗(yàn)證和綜合等。到20世紀(jì)80年代，已出現(xiàn)了上百種硬件描述語(yǔ)言，對(duì)設(shè)計(jì)自動(dòng)化曾起到了極大的促進(jìn)和推動(dòng)作用。但是，這些語(yǔ)言一般各自面向特定的設(shè)計(jì)領(lǐng)域和層次，而且眾多的語(yǔ)言使用戶無(wú)所適從。因此，急需一種面向設(shè)計(jì)的多領(lǐng)域、多層次并得到普遍認(rèn)同的標(biāo)準(zhǔn)硬件描述語(yǔ)言。20世紀(jì)80年代后期，VHDL和VerilogHDL語(yǔ)言適應(yīng)了這種趨勢(shì)的要求，先后成為IEEE標(biāo)準(zhǔn)。
現(xiàn)在，隨著系統(tǒng)級(jí)FPGA以及系統(tǒng)芯片的出現(xiàn)，軟硬件協(xié)調(diào)設(shè)計(jì)和系統(tǒng)設(shè)計(jì)變得越來(lái)越重要。傳統(tǒng)意義上的硬件設(shè)計(jì)越來(lái)越傾向于與系統(tǒng)設(shè)計(jì)和軟件設(shè)計(jì)結(jié)合。硬件描述語(yǔ)言為適應(yīng)新的情況，迅速發(fā)展，出現(xiàn)了很多新的硬件描述語(yǔ)言，像Superlog、SystemC、CynlibC++等等。究竟選擇哪種語(yǔ)言進(jìn)行設(shè)計(jì)，整個(gè)業(yè)界正在進(jìn)行激烈的討論。因此，完全有必要在這方面作一些比較研究，為EDA設(shè)計(jì)做一些有意義的工作，也為發(fā)展我們未來(lái)的芯片設(shè)計(jì)技術(shù)打好基礎(chǔ)。
1目前HDL發(fā)展?fàn)顩r
目前，硬件描述語(yǔ)言可謂是百花齊放，有VHDL、Superlog、Verilog、SystemC、CynlibC++、CLevel等等。雖然各種語(yǔ)言各有所長(zhǎng)，但業(yè)界對(duì)到底使用哪一種語(yǔ)言進(jìn)行設(shè)計(jì)，卻莫衷一是，難有定論。
而比較一致的意見(jiàn)是，HDL和C/C++語(yǔ)言在設(shè)計(jì)流程中實(shí)現(xiàn)級(jí)和系統(tǒng)級(jí)都具有各自的用武之地。問(wèn)題出現(xiàn)在系統(tǒng)級(jí)和實(shí)現(xiàn)級(jí)相連接的地方：什么時(shí)候?qū)⑹褂弥械囊环N語(yǔ)言停下來(lái)，而開(kāi)始使用另外一種語(yǔ)言？或者干脆就直接使用一種語(yǔ)言？現(xiàn)在看來(lái)得出結(jié)論仍為時(shí)過(guò)早。
在2001年舉行的國(guó)際HDL會(huì)議上，與會(huì)者就使用何種設(shè)計(jì)語(yǔ)言展開(kāi)了生動(dòng)、激烈的辯論。最后，與會(huì)者投票表決：如果要啟動(dòng)一個(gè)芯片設(shè)計(jì)項(xiàng)目，他們?cè)敢膺x擇哪種方案?結(jié)果，僅有2票或3票贊成使用SystemC、Cynlib和CLevel設(shè)計(jì)；而Superlog和Verilog各自獲得了約20票。至于以后會(huì)是什么情況，連會(huì)議主持人JohnCooley也明確表示：“5年后，誰(shuí)也不知道這個(gè)星球會(huì)發(fā)生什么事情�！�
各方人士各持己見(jiàn)：為Verilog辯護(hù)者認(rèn)為，開(kāi)發(fā)一種新的設(shè)計(jì)語(yǔ)言是一種浪費(fèi)；為SystemC辯護(hù)者認(rèn)為，系統(tǒng)級(jí)芯片SoC快速增長(zhǎng)的復(fù)雜性需要新的設(shè)計(jì)方法；C語(yǔ)言的贊揚(yáng)者認(rèn)為，Verilog是硬件設(shè)計(jì)的匯編語(yǔ)言，而編程的標(biāo)準(zhǔn)很快就會(huì)是高級(jí)語(yǔ)言，CynlibC++是最佳的選擇，它速度快、代碼精簡(jiǎn)；Superlog的捍衛(wèi)者認(rèn)為，Superlog是Verilog的擴(kuò)展，可以在整個(gè)設(shè)計(jì)流程中僅提供一種語(yǔ)言和一個(gè)仿真器，與現(xiàn)有的方法兼容，是一種進(jìn)化，而不是一場(chǎng)革命。
當(dāng)然，以上所有的討論都沒(méi)有提及模擬設(shè)計(jì)。如果想設(shè)計(jì)帶有模擬電路的芯片，硬件描述語(yǔ)言必須有模擬擴(kuò)展部分，像VerilogHDL-A，既要求能夠描述門(mén)級(jí)開(kāi)關(guān)級(jí)，又要求具有描述物理特性的能力。
2幾種代表性的HDL語(yǔ)言
2.1VHDL
早在1980年，因?yàn)槊绹?guó)軍事工業(yè)需要描述電子系統(tǒng)的方法，美國(guó)國(guó)防部開(kāi)始進(jìn)行VHDL的開(kāi)發(fā)。1987年，由IEEE（InstituteofElectricalandElectro-nicsEngineers）將VHDL制定為標(biāo)準(zhǔn)。參考手冊(cè)為IEEEVHDL語(yǔ)言參考手冊(cè)標(biāo)準(zhǔn)草案1076/B版，于1987年批準(zhǔn)，稱為IEEE1076-1987。應(yīng)當(dāng)注意，起初VHDL只是作為系統(tǒng)規(guī)范的一個(gè)標(biāo)準(zhǔn)，而不是為設(shè)計(jì)而制定的。第二個(gè)版本是在1993年制定的，稱為VHDL-93，增加了一些新的命令和屬性。
雖然有“VHDL是一個(gè)4億美元的錯(cuò)誤”這樣的說(shuō)法，但VHDL畢竟是1995年以前唯一制訂為標(biāo)準(zhǔn)的硬件描述語(yǔ)言，這是它不爭(zhēng)的事實(shí)和優(yōu)勢(shì)；但同時(shí)它確實(shí)比較麻煩，而且其綜合庫(kù)至今也沒(méi)有標(biāo)準(zhǔn)化，不具有晶體管開(kāi)關(guān)級(jí)的描述能力和模擬設(shè)計(jì)的描述能力。目前的看法是，對(duì)于特大型的系統(tǒng)級(jí)數(shù)字電路設(shè)計(jì)，VHDL是較為合適的。
實(shí)質(zhì)上，在底層的VHDL設(shè)計(jì)環(huán)境是由VerilogHDL描述的器件庫(kù)支持的，因此，它們之間的互操作性十分重要。目前，Verilog和VDHL的兩個(gè)國(guó)際組織OVI、VI正在籌劃這一工作，準(zhǔn)備成立專門(mén)的工作組來(lái)協(xié)調(diào)VHDL和VerilogHDL語(yǔ)言的互操作性。OVI也支持不需要翻譯，由VHDL到Verilog的自由表達(dá)。
2.2VerilogHDL
VerilogHDL是在1983年，由GDA（GateWa
yDesignAutomation）公司的PhilMoorby首創(chuàng)的。PhilMoorby后來(lái)成為Verilog-XL的主要設(shè)計(jì)者和Cadence公司的第一合伙人。在1984~1985年，PhilMoorby設(shè)計(jì)出了第一個(gè)名為Verilog-XL的仿真器；1986年，他對(duì)VerilogHDL的發(fā)展又作出了另一個(gè)巨大的貢獻(xiàn)：提出了用于快速門(mén)級(jí)仿真的XL算法。
隨著Verilog-XL算法的成功，VerilogHDL語(yǔ)言得到迅速發(fā)展。1989年，Cadence公司收購(gòu)了GDA公司，VerilogHDL語(yǔ)言成為Cadence公司的私有財(cái)產(chǎn)。1990年，Cadence公司決定公開(kāi)VerilogHDL語(yǔ)言，于是成立了OVI（OpenVerilogInternational）組織，負(fù)責(zé)促進(jìn)VerilogHDL語(yǔ)言的發(fā)展。基于VerilogHDL的優(yōu)越性，IEEE于1995年制定了VerilogHDL的IEEE標(biāo)準(zhǔn)，即VerilogHDL1364-1995；2001年發(fā)布了VerilogHDL1364-2001標(biāo)準(zhǔn)。在這個(gè)標(biāo)準(zhǔn)中，加入了VerilogHDL-A標(biāo)準(zhǔn)，使Verilog有了模擬設(shè)計(jì)描述的能力。
2.3Superlog
開(kāi)發(fā)一種新的硬件設(shè)計(jì)語(yǔ)言，總是有些冒險(xiǎn)，而且未必能夠利用原來(lái)對(duì)硬件開(kāi)發(fā)的經(jīng)驗(yàn)。能不能在原有硬件描述語(yǔ)言的基礎(chǔ)上，結(jié)合高級(jí)語(yǔ)言C、C++甚至Java等語(yǔ)言的特點(diǎn)，進(jìn)行擴(kuò)展，達(dá)到一種新的系統(tǒng)級(jí)設(shè)計(jì)語(yǔ)言標(biāo)準(zhǔn)呢?
Superlog就是在這樣的背景下研制開(kāi)發(fā)的系統(tǒng)級(jí)硬件描述語(yǔ)言。Verilog語(yǔ)言的首創(chuàng)者PhilMoorby和PeterFlake等硬件描述語(yǔ)言專家，在一家叫Co-DesignAutomation的EDA公司進(jìn)行合作，開(kāi)始對(duì)Verilog進(jìn)行擴(kuò)展研究。1999年，Co-Design公司發(fā)布了SUPERLOGTM系統(tǒng)設(shè)計(jì)語(yǔ)言，同時(shí)發(fā)布了兩個(gè)開(kāi)發(fā)工具：SYSTEMSIMTM和SYSTEMEXTM。一個(gè)用于系統(tǒng)級(jí)開(kāi)發(fā)，一個(gè)用于高級(jí)驗(yàn)證。2001年，Co-Design公司向電子產(chǎn)業(yè)標(biāo)準(zhǔn)化組織Accellera發(fā)布了SUPERLOG擴(kuò)展綜合子集ESS，這樣它就可以在今天Verilog語(yǔ)言的RTL級(jí)綜合子集的基礎(chǔ)上，提供更多級(jí)別的硬件綜合抽象級(jí)，為各種系統(tǒng)級(jí)的EDA軟件工具所利用。
至今為止，已超過(guò)15家芯片設(shè)計(jì)公司用Superlog來(lái)進(jìn)行芯片設(shè)計(jì)和硬件開(kāi)發(fā)。Superlog是一種具有良好前景的系統(tǒng)級(jí)硬件描述語(yǔ)言。但是不久前，由于整個(gè)IT產(chǎn)業(yè)的滑坡，EDA公司進(jìn)行大的整合，Co-Design公司被Synopsys公司兼并，形勢(shì)又變得撲朔迷離。
2.4SystemC
隨著半導(dǎo)體技術(shù)的迅猛發(fā)展，SoC已經(jīng)成為當(dāng)今集成電路設(shè)計(jì)的發(fā)展方向。在系統(tǒng)芯片的各個(gè)設(shè)計(jì)中，像系統(tǒng)定義、軟硬件劃分、設(shè)計(jì)實(shí)現(xiàn)等，集成電路設(shè)計(jì)界一直在考慮如何滿足SoC的設(shè)計(jì)要求，一直在尋找一種能同時(shí)實(shí)現(xiàn)較高層次的軟件和硬件描述的系統(tǒng)級(jí)設(shè)計(jì)語(yǔ)言。
SystemC正是在這種情況下，由Synopsys公司和CoWare公司積極響應(yīng)目前各方對(duì)系統(tǒng)級(jí)設(shè)計(jì)語(yǔ)言的需求而合作開(kāi)發(fā)的。1999年9月27日，40多家世界著名的EDA公司、IP公司、半導(dǎo)體公司和嵌入式軟件公司宣布成立“開(kāi)放式SystemC聯(lián)盟”。著名公司Cadence也于2001年加入了SystemC聯(lián)盟。SystemC從1999年9月聯(lián)盟建立初期的0.9版本開(kāi)始更新，從1.0版到1.1版，一直到2001年10月推出了最新的2.0版。
3各種HDL語(yǔ)言的體系結(jié)構(gòu)和設(shè)計(jì)方法
3.1SystemC
所有的SystemC都是基于C++的；圖1中的上層構(gòu)架都是很明確地建立在下層的基礎(chǔ)上；SystemC內(nèi)核提供一個(gè)用于系統(tǒng)體系結(jié)構(gòu)、并行、通信和同步時(shí)鐘描述的模塊；完全支持內(nèi)核描繪以外的數(shù)據(jù)類型、用戶定義數(shù)據(jù)類型；通常的通信方式，如信號(hào)、FIFO，都可以在內(nèi)核的基礎(chǔ)上建立，經(jīng)常使用的計(jì)算模塊也可以在內(nèi)核基礎(chǔ)上建立；如果需要，圖1中較低層的內(nèi)容不依賴上層就可以直接使用。
實(shí)際使用中，SystemC由一組描述類庫(kù)和一個(gè)包含仿真核的庫(kù)組成。在用戶的描述程序中，必須包括相應(yīng)的類庫(kù)，可以通過(guò)通常的ANSIC++編譯器編譯該程序。SystemC提供了軟件、硬件和系統(tǒng)模塊。用戶可以在不同的層次上自由選擇，建立自己的系統(tǒng)模型，進(jìn)行仿真、優(yōu)化、驗(yàn)證、綜合等等。
3.2Superlog
Superlog集合了Verilog的簡(jiǎn)潔、C語(yǔ)言的強(qiáng)大、功能驗(yàn)證和系統(tǒng)級(jí)結(jié)構(gòu)設(shè)計(jì)等特征，是一種高速的硬件描述語(yǔ)言。其體系結(jié)構(gòu)如圖2。
�、賄erilog95和Verilog2K。Superlog是VerilogHDL的超集，支持最新的Verilog2K的硬件模型。
②C和C++語(yǔ)言。Superlog提供C語(yǔ)言的結(jié)構(gòu)、類型、指針，同時(shí)具有C++面對(duì)對(duì)象的特性。
�、跾uperlog擴(kuò)展綜合子集ESS。ESS提供一種新的硬件描述的綜合抽象級(jí)。
�、軓�(qiáng)大的驗(yàn)證功能。自動(dòng)測(cè)試基準(zhǔn)，如隨機(jī)數(shù)據(jù)產(chǎn)生、功能覆蓋、各種專有檢查等。
Superlog的系統(tǒng)級(jí)硬件開(kāi)發(fā)工具主要有Co-DesignAutomation公司的SYSTEMSIMTM和SYSTEMEXTM，同時(shí)可以結(jié)合其它的EDA工具進(jìn)行開(kāi)發(fā)。
3.3Verilog和VHDL
這兩種語(yǔ)言是傳統(tǒng)硬件描述語(yǔ)言，有很多的書(shū)籍和資料可以查閱參考，這里不多介紹。
4目前可取可行的策略和方式
按傳統(tǒng)方法，我們將硬件抽象級(jí)的模型類型分為以下五種：
◇系統(tǒng)級(jí)（system）——用語(yǔ)言提供的高級(jí)結(jié)構(gòu)實(shí)現(xiàn)算法運(yùn)行的模型；
◇算法級(jí)（algorithm）——用語(yǔ)言提供的高級(jí)結(jié)構(gòu)實(shí)現(xiàn)算法運(yùn)行的模型；
◇
RTL級(jí)（RegisterTransferLevel）——描述數(shù)據(jù)在寄存器之間流動(dòng)和如何處理、控制這些數(shù)據(jù)流動(dòng)的模型。（以上三種都屬于行為描述，只有RTL級(jí)才與邏輯電路有明確的對(duì)應(yīng)關(guān)系。）
◇門(mén)級(jí)（gate-level）——描述邏輯門(mén)以及邏輯門(mén)之間的連接模型。（與邏輯電路有確切的連接關(guān)系。以上四種，數(shù)字系統(tǒng)設(shè)計(jì)工程師必須掌握。）
◇開(kāi)關(guān)級(jí)（switch-level）——描述器件中三極管和存儲(chǔ)節(jié)點(diǎn)以及它們之間連接的模型。（與具體的物理電路有對(duì)應(yīng)關(guān)系，工藝庫(kù)元件和宏部件設(shè)計(jì)人員必須掌握。）
根據(jù)目前芯片設(shè)計(jì)的發(fā)展趨勢(shì)，驗(yàn)證級(jí)和綜合抽象級(jí)也有可能成為一種標(biāo)準(zhǔn)級(jí)別。因?yàn)樗鼈冞m合于IP核復(fù)用和系統(tǒng)級(jí)仿真綜合優(yōu)化的需要，而軟件（嵌入式、固件式）也越來(lái)越成為一個(gè)和系統(tǒng)密切相關(guān)的抽象級(jí)別。
目前，對(duì)于一個(gè)系統(tǒng)芯片設(shè)計(jì)項(xiàng)目，可以采用的方案包括以下幾種：
�、僮顐鹘y(tǒng)的辦法是，在系統(tǒng)級(jí)采用VHDL，在軟件級(jí)采用C語(yǔ)言，在實(shí)現(xiàn)級(jí)采用Verilog。目前，VHDL與Verilog的互操作性已經(jīng)逐步走向標(biāo)準(zhǔn)化，但軟件與硬件的協(xié)調(diào)設(shè)計(jì)還是一個(gè)很具挑戰(zhàn)性的工作，因?yàn)檐浖絹?lái)越成為SOC設(shè)計(jì)的關(guān)鍵。該方案的特點(diǎn)是：風(fēng)險(xiǎn)小，集成難度大，與原有方法完全兼容，有現(xiàn)成的開(kāi)發(fā)工具；但工具集成由開(kāi)發(fā)者自行負(fù)責(zé)完成。
�、谙到y(tǒng)級(jí)及軟件級(jí)采用Superlog，硬件級(jí)和實(shí)現(xiàn)級(jí)均采用VerilogHDL描述，這樣和原有的硬件設(shè)計(jì)可以兼容。只要重新采購(gòu)兩個(gè)Superlog開(kāi)發(fā)工具SYSTEMSIMTM和SYSTEMEXTM即可。該方案特點(diǎn)是風(fēng)險(xiǎn)較小，易于集成，與原硬件設(shè)計(jì)兼容性好，有集成開(kāi)發(fā)環(huán)境。
�、巯到y(tǒng)級(jí)和軟件級(jí)采用SystemC，硬件級(jí)采用SystemC與常規(guī)的VerilogHDL互相轉(zhuǎn)換，與原來(lái)的軟件編譯環(huán)境完全兼容。開(kāi)發(fā)者只需要一組描述類庫(kù)和一個(gè)包含仿真核的庫(kù)，就可以在通常的ANSIC++編譯器環(huán)境下開(kāi)發(fā)；但硬件描述與原有方法完全不兼容。該方案特點(diǎn)是風(fēng)險(xiǎn)較大，與原軟件開(kāi)發(fā)兼容性好，硬件開(kāi)發(fā)有風(fēng)險(xiǎn)。
5未來(lái)發(fā)展和技術(shù)方向
微電子設(shè)計(jì)工業(yè)的設(shè)計(jì)線寬已經(jīng)從0.25μm向0.18μm變遷，而且正在向0.13μm和90nm的目標(biāo)努力邁進(jìn)。到0.13μm這個(gè)目標(biāo)后，90%的信號(hào)延遲將由線路互連所產(chǎn)生。為了設(shè)計(jì)工作頻率近2GHz的高性能電路，就必須解決感應(yīng)、電遷移和襯底噪聲問(wèn)題（同時(shí)還有設(shè)計(jì)復(fù)雜度問(wèn)題）。
未來(lái)幾年的設(shè)計(jì)中所面臨的挑戰(zhàn)有哪些？標(biāo)準(zhǔn)組織怎樣去面對(duì)？當(dāng)設(shè)計(jì)線寬降到0.13μm，甚至更小時(shí)，將會(huì)出現(xiàn)四個(gè)主要的趨勢(shì)：
◇設(shè)計(jì)再利用；
◇設(shè)計(jì)驗(yàn)證（包括硬件和軟件）；
◇互連問(wèn)題將決定對(duì)時(shí)間、電源及噪聲要求；
◇系統(tǒng)級(jí)芯片設(shè)計(jì)要求。
滿足未來(lái)設(shè)計(jì)者需要的設(shè)計(jì)環(huán)境將是多家供應(yīng)商提供解決方案的模式，因?yàn)樯婕暗膯?wèn)題面太廣且太復(fù)雜，沒(méi)有哪個(gè)公司或?qū)嶓w可以獨(dú)立解決。實(shí)際上，人們完全有理由認(rèn)為，對(duì)下一代設(shè)計(jì)問(wèn)題解決方案的貢獻(xiàn)，基礎(chǔ)研究活動(dòng)與獨(dú)立產(chǎn)業(yè)的作用將同等重要。
以后，EDA界將在以下三個(gè)方面開(kāi)展工作。
�、倩ビ眯詷�(biāo)準(zhǔn)。所有解決方案的基礎(chǔ)，是設(shè)計(jì)工具開(kāi)發(fā)過(guò)程的組件——互用性標(biāo)準(zhǔn)。我們知道，EDA工業(yè)采用的是工業(yè)上所需要的標(biāo)準(zhǔn)，而不管標(biāo)準(zhǔn)是誰(shuí)制定的。但是，當(dāng)今市場(chǎng)的迅速發(fā)展正在將優(yōu)勢(shì)轉(zhuǎn)向那些提供標(biāo)準(zhǔn)時(shí)能做到快速適應(yīng)和技術(shù)領(lǐng)先的組織。處于領(lǐng)先的公司正在有目的地向這方面投資，那些沒(méi)有參加開(kāi)發(fā)這些標(biāo)準(zhǔn)的公司則必須獨(dú)自承擔(dān)風(fēng)險(xiǎn)。
�、跀U(kuò)展其高級(jí)庫(kù)格式（ALF）標(biāo)準(zhǔn)，使其包含物理領(lǐng)域的信息，是EDA開(kāi)發(fā)商可以致力于解決互連問(wèn)題的算法，從而使電路設(shè)計(jì)者在解決設(shè)計(jì)收尾工作時(shí)，不再受到這個(gè)問(wèn)題的困擾。
�、壑贫ㄐ碌南到y(tǒng)級(jí)設(shè)計(jì)語(yǔ)言標(biāo)準(zhǔn)。標(biāo)準(zhǔn)化系統(tǒng)芯片的設(shè)計(jì)工具和語(yǔ)言，使SoC真正達(dá)到第三次微電子設(shè)計(jì)革命浪潮。
6國(guó)內(nèi)發(fā)展的戰(zhàn)略選擇
由于目前IT行業(yè)不景氣，以及ASIC設(shè)計(jì)復(fù)雜程度不斷增加，各EDA公司出現(xiàn)了合并調(diào)整的趨勢(shì)。Synopsys合了Avant！和Co-Design，Cadence合了GDA等，形成了幾大巨頭的局面。而各可編程器件廠商，像Xilinx和Altera，也積極與EDA緊密合作，因此，我們必須抓住這個(gè)時(shí)機(jī)，全力發(fā)展；不然，就要面對(duì)以后與壟斷巨頭進(jìn)行競(jìng)爭(zhēng)的事倍功半的不利局面。
針對(duì)目前硬件描述語(yǔ)言的發(fā)展和國(guó)家芯片制造生產(chǎn)的發(fā)展戰(zhàn)略，國(guó)內(nèi)如何在原EDA基礎(chǔ)薄弱的情況下迅速發(fā)展，使EDA成為一個(gè)合理、健康而必不可少的產(chǎn)業(yè)；將基礎(chǔ)研究活動(dòng)與獨(dú)立產(chǎn)業(yè)的作用合理的結(jié)合，建議開(kāi)展如下方面的工作：
�、贋榱藢�(shí)現(xiàn)我國(guó)的芯片設(shè)計(jì)自主化，必須夯實(shí)基礎(chǔ)，在結(jié)合VHDL的基礎(chǔ)上，推廣VerilogHDL設(shè)計(jì)語(yǔ)言，使硬件設(shè)計(jì)的底層單元庫(kù)可以自主研制；
�、诟鶕�(jù)目前芯片系統(tǒng)的發(fā)展趨勢(shì)，對(duì)系統(tǒng)級(jí)語(yǔ)言進(jìn)行比較研究，在Suoerlog、SystemC等語(yǔ)言中做出選擇，并進(jìn)行相關(guān)工具的推廣，以及與相關(guān)企業(yè)進(jìn)行合作等；
�、凵钊際DL語(yǔ)言的綜合和仿真等模型的研究，努力在與國(guó)外合作的基礎(chǔ)上，建立自主知識(shí)產(chǎn)權(quán)的EDA公司；
④積極加入EDA目前正在進(jìn)行的標(biāo)準(zhǔn)化工作，做到了解、學(xué)習(xí)、應(yīng)用、吸收、參與并重；
�、菡e極加入，重視產(chǎn)、學(xué)、研的合作，開(kāi)展卓有成效的發(fā)展模式。
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